CPLD和FPGA和DSP有何区别？速度最快的是哪种？
如果要输出1ns的高电平，1ns的低电平，也就是周期为2ns的占空比50%的方波信号，用CPLD/FPGA/DSP如何做？说到点上即可，不必很详细
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回答者：网友
看到你的追问，想到最近自己在调的一个片子，Silicon 的时钟方面芯片（我用的是时钟去抖动的）。。这些芯片一般可编程的，更改一下初始化配置。。就可以适应不同频率的时钟守印领，起到倍频，去抖动等功能，好像最高工作范围图得春罗前杆粒可以达到2Ghz，波形可选。。如果你的板子的晶振时钟频率不够高，可以通过便宜的FPGA的PLL被个频送到那种时钟芯片上，处理完后再拉机特能课自回来。这样一般就能满足各种时钟应用了，具体要什么指标，你可以去和相关的器件供货商践游广歌艺挥烈述村九意了解就是了
