verilog HDL 里限元源航***.pulldown怎么用的

example:
粮老衡露象士激wire abc;
pullup(abc);
assign abc = enable ? 1'b0 : 1'bz;

enable为1的时候 abc信号为0
enable 为0的时候 assig360问答n语句的输出为高阻，但是因为pullup了abc半复，所以abc的值为1

pullup是不可综合的，其实需要在PCB上做一个上拉的电阻，然后在库里面选一个open drain的pad，把 enabl诉本练婷胜细审换座e接到pad的enable输入
游换门须纪如果是FPGA的话，看到这个语句， FPGA的综合器会自动知道把enable 接到pad的enabl跑必联程批演苏实e端 assign abc = enable ? 1'b0 : 1'bz;